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更新日志
CN114127914B 集成半导体器件及其制造方法
申请日：2021.05.11
IPC分类号：H01L21/8234
公开日：20230526
申请人：英诺赛科(苏州)半导体有限公司
发明人：曹凯;张建平;张雷;姚卫刚;周春华
集成半导体器件及其制造方法
一种集成半导体器件包含衬底、半导体电路层、第一绝缘层、第二绝缘层和互连层。半导体电路层配置在衬底上方。半导体电路层具有器件部分和隔离部分，且隔离部分位于器件部分之间。第一绝缘层配置在半导体电路层上，且第二绝缘层配置在第一绝缘层上，且互连层配置在半导体电路层上。互连层穿透第一绝缘层和第二绝缘层以电连接半导体电路层的器件部分。第二绝缘层或第一绝缘层和第二绝缘层共同地在半导体电路层的隔离部分上方形成一或多个隔离结构。互连层具有位于器件部分上方的多个第一电路。
申请号：CN202180004425.8
公开（公告）号：CN114127914B
申请日：2021.05.11
公开（公告）日：20230526
优先权：20210511 CN PCT/CN2021/093141
同族：中国$美国$世界知识产权组织(WIPO)
同族引用文献：8
同族施引专利：2
申请人：英诺赛科(苏州)半导体有限公司
申请人地址：215211 江苏省苏州市吴江区汾湖高新开发区新黎路98号
权利人：英诺赛科(苏州)半导体有限公司
权利人地址：215211 江苏省苏州市吴江区汾湖高新开发区新黎路98号
发明人：曹凯;张建平;张雷;姚卫刚;周春华
代理机构：北京博思佳知识产权代理有限公司
代理人：林祥
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1.一种集成半导体器件，其特征在于，其包括：
衬底；
多个半导体电路层，其配置在所述衬底上方且具有多个器件部分和位于所述器件部分之间的一或多个隔离部分，所述隔离部分在相邻所述器件部分之间提供电隔离；
第一绝缘层，其配置在所述半导体电路层上；
第二绝缘层，其配置在所述第一绝缘层上；以及
互连层，其配置在所述半导体电路层上且穿透所述第一绝缘层和所述第二绝缘层以电连接所述器件部分；
其中所述半导体电路层中的一些形成至少一个异质结，且所述第二绝缘层或所述第一绝缘层和所述第二绝缘层共同地在所述半导体电路层的每一隔离部分上方形成一或多个沟槽，且所述互连层具有位于所述器件部分上方的多个第一电路；
其中所述沟槽的宽度朝向所述第一绝缘层中的所述沟槽的底部部分减小；或，
所述沟槽的宽度朝向所述第一绝缘层中的所述沟槽的底部部分增加；或，
所述第一绝缘层和所述第二绝缘层共同地在所述隔离部分上方形成阶梯形侧壁，且所述第一绝缘层中的所述沟槽的宽度小于所述第二绝缘层中的所述沟槽的宽度。
12.一种半导体设备，其特征在于，其包括：
至少一个根据权利要求1所述的集成半导体器件；以及
电路板，其电连接所述集成半导体器件且包括：
绝缘板，其具有多个孔；以及
多个通孔，其分别配置在所述孔中，
其中所述电路板通过所述通孔电连接所述集成半导体器件的第一电路。
14.一种集成半导体器件的制造方法，其特征在于，其包括：
提供衬底和配置在其上的半导体电路层；
在所述半导体电路层上提供第一绝缘层；
在所述半导体电路层的器件部分上提供互连层；
在所述第一绝缘层上提供第二绝缘层；以及
在所述半导体电路层的隔离部分上方形成一或多个沟槽，
其中所述隔离部分定位在所述器件部分之间以使器件部分彼此电绝缘；
其中所述沟槽的所述形成在所述第一绝缘层中产生较宽开口且在所述第二绝缘层中产生较窄开口；或，
其中所述沟槽的所述形成在所述第一绝缘层中产生较窄开口且在所述第二绝缘层中产生较宽开口。
15.一种集成半导体器件，其特征在于，其包括：
衬底；
一或多个半导体电路层，其配置在所述衬底上方，且具有多个器件部分和位于所述器件部分之间的一或多个隔离部分，所述隔离部分在相邻器件部分之间提供电隔离；
多个第一电路，其配置在所述半导体电路层的所述器件部分上；以及
至少一种绝缘材料，其配置在所述第一电路之间；
其中所述半导体电路层中的一些形成至少一个异质结，且所述绝缘材料在所述半导体电路层的每一隔离部分上方形成凹痕表面。